Generador de seqüències de test per circuits integrats NMOS.

Título original	Generador de seqüències de test per circuits integrats NMOS.
Título inglés	Test pattern generator for NMOS integrated circuits.
Título español	Generador de secuencias de ensayo para circuitos integrados NMOS
Autor/es	Ferrer Ramis, Carles ; Deschamps, Jean Pierre ; Oliver Malagelada, Joan ; Carrabina Bordoll, Jordi ; Valderrama Vallés, Elena
Organización	Dep. Informàt. Fac. Cienc. Secc. Informàt. Univ. Autòn. Barcelona, Barcelona, España
Revista	0210-8054
Publicación	1987, 11 (2): 81-91, 10 Ref.
Tipo de documento	articulo
Idioma	Catalán
Resumen español	El generador de secuencias de ensayo que se presenta en este artículo utiliza una descripción del circuito a nivel de transistor que representa las redes de transistores de enriquecimiento de las funciones lógicas NMOS mediante grafos no orientados. Para la generación de vectores de ensayo se emplea el algoritmo D, habiendo desarrollado un método enumerativo de búsqueda de caminos en la parte superior del grafo, a partir del camino mínimo que pasa por el flanco que representa el transistor afectado por el fallo.
Clasificación UNESCO	120317 ; 220307
Palabras clave español	Circuitos MOS ; Algoritmos ; Control de calidad ; Fallos ; Fabricación
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